DE10-LITE приехала!

[x86128]

Спешу поделиться радостью: прямо перед праздничными выходными почта довезла плату с FPGA Altera Max10 в исполнении Terasic de10-lite.



Базовые хеловордлы пройдены: светодиоды, ключи, кнопки, HEX и писк через бузер освоены. Под парами лежат модули RS232 на 3.3v и модуль SD-карточек.

Версия бузера у меня buzzer он немного суров, т.к. имеет усилитель на транзисторе 2TY без ограничивающего резистора, поэтому ток протекающий через него получается великоват и он греется. Надо быть внимательным с полярностью управляющего сигнала.

Для МЭСМ-6 понадобится модуль PLL и блоки памяти M9K.

Вгрузка памяти программ и данных будет организована пока через mif-файл. Скрипт перевода oct файлов в mif готов.

В ближайшее время начну вкорячивать МЭСМ-6 в DE10-LITE.

Comments

[vak]

В модуле mesm6_core на ibus_addr и dbus_addr нету отдельных регистров. К примеру, ibus_addr это просто часть регистра PC:

assign ibus_addr = pc[15:1];

Посмотрел ещё раз внимательно времянку на примере теста UJ. Вроде ibus_addr стабильно стоит аж до конца запроса к памяти, тут всё в порядке. Но выставляется адрес одновременно с запросом ibus_rd. То же самое при обращении к данным.



Проблема в том, что отсутствует опережение, то что называется Address Setup Time. Очевидно, для альтеровскиго ПЗУ опережение не нужно, а для памяти требуется. Надо учесть это в твоём коде привязки к блокам M9K.

[x86128]

Тут на диагремме всё красиво. А на реальном железе что-то пляшет, но на то оно и реальное чтобы подкидывать сюрпризы (возможно осциллограф читает не совсем точно в момент стабилизации сигналов (был там warning один)).

Я первым делом в RTL model viewer проверил, что все синтезированные цепи соответствуют коду RTL. Всё проследил по проводам. Все места где были подозрения тоже проверил - там всё правильно.

Затем полез уже в Technology Map и там увидел что квартус там нагенерил. Там "дичь".

И такая вещь:




Похоже конечно на регистровый файл, но там еще паутина из регистров которые называются "M"

Буду это всё думать...